Технологии в электронной промышленности №8'2008

Стратегия тестирования электронных модулей методом периферийного сканирования с помощью программного средства CASCON, Goepel Electronic. Часть 2

Михаил Курбанов

Роман Малышев


В статье описан тест, который предназначен для поиска дефектов электрических цепей, таких как короткие замыкания, разрывы и др.

Все статьи цикла:

Выводы о наличии дефекта производятся на основании анализа тестовой последовательности в контроллере периферийного сканирования. Тест электрических цепей (рис. 1) генерируется автоматически на основании данных о JTAG-цепочке (порядке следования BS-микросхем в цепочке и сведений об их BSDL-моделях), а также данных о списке цепей электронного модуля (net list).



Рис. 1. Тест электрических цепей

Тест на целостность электрических цепей (“Open Test”)



Рис. 2. Тест целостности цепи «А–В–С»

На рис. 2 приведен пример проверки целостности простейшей цепи «A–B–C», где «А» — выходная BS-ячейка, а «В» и «С» — входные BS-ячейки. Данные ячейки могут принадлежать одной или разным микросхемам JTAG-цепочки. Для проверки целостности этой цепи необходимо убедиться, что при последовательной записи в выходную ячейку «А» логических значений «0» и «1» соответствующее значение считывается входными ячейками «В» и «С».

Тест на короткие замыкания электрических цепей (“Short Test”)

Тест на короткое замыкание между цепями «A–B» и «C–D» производится путем управления выходными BS-ячейками «А» и «С» и считывания данных входными ячейками «B» и «D» (рис. 3).



Рис. 3. Тест на короткое замыкание между цепями «A–B» и «C–D»

Тест «прозрачной» логики



Рис. 4. Тест «прозрачной» логики: а) пример разрыва цепи; б) пример короткого замыкания

Тест «прозрачной» логики осуществляется аналогично тестам на целостность электрических цепей и короткие замыкания. На рис. 4а приведен фрагмент электрической схемы с «прозрачной» логикой U702А. Участок «B–C» должен быть «прозрачен». Сигнал между выходной и входной BS-ячейками не проходит вследствие разрыва линии «C–D». Входная BS-ячейка «залипла» на высоком уровне. Сообщение об этом выглядит следующим образом:

max. report (without test step table):
-1- Line BSN14 defective:
-34- NP U702:#3
-51-

-2-
-3-
  1. Prim. pin: U700: BIP31 (#58)

1. Output pin: U700: BIP32 (#67)
1. Input pin: U700: BIP32 (#67)
-9- Stuck at High of the line

На рис. 4б приведен тот же фрагмент электрической схемы с диагностированием короткого замыкания между линией BSN13 и «землей». Входная ячейка «залипла» на низком уровне, так как линия BSN13 замыкается с «землей». Сообщение об этом выглядит так:

-1- Line BSN13 defective:
-34- NP U702:#2
-2-
-3-
  1. Output pin: U700: BIP31 (#58)
1. Input pin: U700: BIP31 (#58)
-8- Stuck at Low of the line

-1- Line BSN14 defective:
-34- NP U702:#3
-51-
-2-
-3-
  1. Prim. pin: U700: BIP31 (#58)
1. Output pin: U700: BIP32 (#67)
1. Input pin: U700: BIP32 (#67)
-8- Stuck at Low of the line

Тесты ОЗУ: принцип работы



Рис. 5. Тест микросхемы памяти (пример разрыва линии данных)

Тесты микросхем памяти позволяют обнаружить дефекты линий (адресных, данных, управления), а также неисправность самой микросхемы (рис. 5). Микросхема памяти должна быть подключена своими выводами к микросхеме Boundary Scan. Путем управления выводами BS-микросхемы в микросхему памяти записываются по всему диапазону адресов различные значения («бегущие 1», «бегущие 0» и др.). После этого осуществляется считывание значений по тем же адресам, что и при записи. Несовпадение считанного и записанного значений указывает на наличие дефекта:

-1- Line В1 defective:
-2-
-3-
-55-
  1. Output pin: U300: IO30 (#30)
1. Input pin: U300: IO30 (#30)
RAM DATA [1] pin: U501: DQ1 (#4)
-8- Stuck at Low of the line



Рис. 6. Тест микросхемы памяти: а) пример разрыва адресной линии; б) пример короткого замыкания адресных линий

На рис. 6а приведен пример тестирования микросхемы памяти U501, подключенной к Boundary Scan микросхеме U300 линиями адреса, данных и управления. Диагностическое сообщение CASCON GALAXY указывает на разрыв линии данных «D1»:

-1- Line ADR0 defective:
-2-
-3-
-55-
  1. Output pin: U300: IO1 (#1)
1. Input pin: U300: IO1 (#1)
RAM ADDR [0] pin: U501: A0 (#23)
-56- Open or stuck at X of the line

Дефект определяется входной ячейкой микросхемы U300.

На рис. 6б приведен пример тестирования микросхемы памяти U501 при коротком замыкании. Сообщение об этом выглядит следующим образом:

-1- Line ADR4 defective:
-2-
-3-
-55-
  1. Output pin: U300: IO7 (#7)
1. Input pin: U300: IO7 (#7)
RAM ADDR [4] pin: U501: A4 (#29)
15- Line is connected with line ADR5.
-2-
-3-
-55-
  1. Output pin: U300: IO8 (#8)
1. Input pin: U300: IO8 (#8)
RAM ADDR [5] pin: U501: A5 (#30)

Пример использования программной системы CASCON GALAXY совместно с аппаратной системой SCAN BOOSTER PCI

Приведем пример тестирования электронного модуля БТ23-202 производства конструкторского бюро «Корунд-М» при помощи системы CASCON GALAXY.

Разработка проекта начинается с импорта CAD-файла. В нашем случае это netlist-файл BT23-202M – BT23-202M (VME).net, сгенерированный в САПР PCAD на основе PCB-файла для печатной платы БТ23-202 (рис. 7).



Рис. 7. Импорт CAD-файла

Для увеличения тестового покрытия будет выполнена проверка одновременно двух модулей БТ23-202, объединенных шиной VME. При этом помимо проверки каждого из модулей проверяются и электрические цепи шины VME (рис. 8). В данном варианте тестирования задействуются оба TAP-порта платы BST signal access board, которая управляется сигналами контроллера периферийного сканирования SCAN BOOSTER PCI.



Рис. 8. Проверка двух модулей БТ23"202, объединенных шиной VME

Для данной проверки необходимо в программной среде «склеить» цепи шины VME для обеих плат БТ23-202. Выполняется это в интерактивном редакторе, встроенном в CASCON.



Рис. 9. «Склейка» цепей шины VME

Префикс «b2_» (рис. 9) обозначает принадлежность электронных компонентов, цепей, разъемов второй плате БТ23-202.

После объединения net-листов автоматически генерируется файл “Net & Component List” с именем BT23-202M–BT23-202M (VME)_MERGED.DIF, который содержит информацию об электрических цепях и компонентах двух плат БТ23-202, соединенных по шине VME.

Далее осуществляется поиск моделей для электронных компонентов модуля БТ23-202 во встроенной в CASCON GALAXY библиотеке компонентов. Отсутствующие модели, при необходимости, можно создать вручную на основе документации на электронные компоненты (рис. 10).



Рис. 10. Поиск моделей электронных компонентов в библиотеке CASCON DEVICE LIBRARY

Затем описывается порядок следования Boundary Scan микросхем в цепочке (рис. 11). Микросхемы модуля БТ23-202 в направлении от сигналов TDI до сигналов TDO следуют в таком порядке: D10, D11, D12, D13, D1. Указание данной последовательности показано на рис. 20. “SCANPATH 1” описывает JTAG-цепочку для первого модуля БТ23-202, а “SCANPATH 2” — JTAG-цепочку для второго модуля БТ23-202.



Рис. 11. Определение порядка следования микросхем в JTAG-цепочке

Указанные действия завершаются генерацией «пути сканирования» и генерацией файла BScan Net List. Полученные файлы служат основой для последующего создания тестов. После генерации тестов они должны быть скомпилированы для возможности запуска тестов отдельно от среды разработки (рис. 12).



Рис. 12. Генерация тестов ОЗУ

Тесты ОЗУ генерируются отдельно для каждой из микросхем ОЗУ.

Помимо автоматической генерации тестовых программ система CASCON GALAXY позволяет разработчику создавать собственные программы при помощи языка программирования CASLAN. На рис. 13 приведен фрагмент исходного кода программы на языке CASLAN — это пример считывания данных из микросхемы Flash-памяти D27 (там записана программа начальной загрузки) и сравнения их с эталонными значениями.



Рис. 13. Фрагмент исходного кода программы считывания данных из Flash-памяти

Для выполнения сгенерированных тестов и проверки собранных модулей был собран стенд, изображенный на рис. 14. Проверяемые модули вставляются в VME-крейт, с которого подается питание. JTAG-разъемы модулей БТ23-202 соединяются с контроллером периферийного сканирования, установленным в рабочей станции.



Рис. 14. Стенд для проверки модулей БТ23-202 при помощи метода периферийного сканирования

Применение метода периферийного сканирования позволило получить до 90% тестового покрытия для проверяемого модуля БТ23-202, основу которого составляют микросхемы в BGA-корпусах, а также дало возможность сократить время на поиск неисправности и ремонт. К тому же, при применении такого стенда удалось осуществить локализацию неисправностей и ремонт модулей, до этого считавшихся неремонтопригодными. На рис. 15 показан реальный отчет о тестировании одного из таких модулей с неисправностью типа замыкания между сигнальными цепями.



Рис. 15. Реальный отчет о тестировании модуля с неисправностью типа замыкания между сигнальными цепям

Другие статьи по этой теме


 
ПОДПИСКА НА НОВОСТИ

Оцените, пожалуйста, удобство и практичность (usability) сайта:
Хорошо
Нормально
Плохо