16.03.2009

Компания Aldec сообщила о выходе новой версии пакета Active-HDL 8.1

Компания Aldec ведущий разработчик HDL-средств проектирования и моделирования устройств ASIC и FPGA, сообщила о выходе новой версии пакета Active-HDL 8.1. Это первый вполне доступный по цене продукт на рынке, поддерживающий утверждения и функциональное покрытие для SVA, PSL и OVA. Другими усовершенствованием являются значительное увеличение скорости моделирования проектов на языке Verilog и поддержка языковых конструкций VHDL 2008. Таким образом, пакет Active-HDL стал первым многоязычным HDL-симулятором, предлагающим управление проектом, его графическое описание и поддержку всех ведущих производителей FPGA микросхем в одной среде проектирования.



 
ПОДПИСКА НА НОВОСТИ

Оцените, пожалуйста, удобство и практичность (usability) сайта:
Хорошо
Нормально
Плохо